以下是一个简单的状态机示例，它实现了二进制序列检测器。这个状态机将检测输入序列是否为特定的二进制序列（例如：1011）。状态机有三个状态：IDLE、EXPECT_1、EXPECT_0，分别对应不同的检测阶段。

module sequence_detector (
    input clk,        // 时钟信号
    input reset,      // 同步复位信号
    input bit,        // 输入位
    output reg detect // 检测到序列时的输出
);

// 定义状态编码
localparam [1:0]
    IDLE     = 2'b00,
    EXPECT_1 = 2'b01,
    EXPECT_0 = 2'b10;

// 当前状态和下一个状态
reg [1:0] current_state, next_state;

// 状态寄存器
always @(posedge clk or posedge reset) begin
    if (reset) begin
        // 同步复位到IDLE状态
        current_state <= IDLE;
    end else begin
        // 转换到下一个状态
        current_state <= next_state;
    end
end

// 下一个状态逻辑
always @(*) begin
    case (current_state)
        IDLE:     next_state = (bit == 1'b1) ? EXPECT_1 : IDLE;
        EXPECT_1: next_state = (bit == 1'b0) ? EXPECT_0 : IDLE;
        EXPECT_0: next_state = (bit == 1'b1) ? IDLE : EXPECT_0;
        default:  next_state = IDLE;
    endcase
end

// 检测逻辑
always @(posedge clk) begin
    if (current_state == EXPECT_0) begin
        detect <= 1'b1; // 检测到序列
    end else begin
        detect <= 1'b0; // 未检测到序列
    end
end

endmodule

在这个例子中，我们定义了一个名为sequence_detector的模块，它有一个时钟输入clk，一个复位输入reset，一个输入位bit，以及一个输出detect，当检测到序列时输出为高。

状态机使用两个always块：一个用于更新当前状态，另一个用于决定下一个状态。当检测到序列时，detect输出为高。

这个状态机是一个简单的示例，实际的时序逻辑设计可能会更复杂，包括更多的状态和更复杂的转换条件。在设计时序逻辑时，确保所有状态转换都是确定性的，并且没有竞争条件是很重要的。